首页 > 读者热评 > 正文

全球快报:Verilog基础之十一、移位寄存器实现

2023-06-27 00:52:54 来源:哔哩哔哩


(资料图片)

一、前言

移位寄存器SRL在工程中属于使用频率较高个模块,可用于存储数据,实现串并转换;根据数据移动方向可分为左移寄存器,右移寄存器,左移是向数据高位移动,右移是向数据低位移动。 

二、工程设计

工程代码

工程中包含了左移,右移,循环移位的设计,输出为8位。左移即输入不断从右边进入,同理,右移为输入不断从左边加入,循环移位此处为右循环,每一次变化都是第一位移到最高位,其他位都右移一位。

测试代码如下,使用系统random生成随机数作为输入

综合结果

根据综合结果,左移和右移实现上为位置的对调,循环移位因为无需输入,故综合后只有输出

仿真结果

在红框1所在的时刻,输入in为0,out_l为10011111,out_r为11111001,out_c为10001100。在时钟clk的上升沿到来时,进行移位,左移out_l右边加0变为00111110,右移out_r左边加0变为01111100,out_c循环移位变为01000110。

红框2所在的时刻,输入in为1,在第二个时钟clk的上升沿到来时out_l变为01111101,out_r变为10111110,out_c循环移位变为00100011。符合预期

标签:

上一篇:香港鲗鱼涌华厦工业大厦突取消强拍太古已收购余下单位_当前简讯
下一篇:最后一页
相关阅读
猜你喜欢
精彩推送
社科